用AI设计AI芯片！台积电秀新策略：Chiplet封装+AI优化电路，推动AI计算芯片能效涨10倍

（由多段落组成）：

随着人工智能技术的迅猛发展，全球对高性能计算芯片的需求持续飙升，而功耗问题也日益成为制约AI算力可持续发展的关键瓶颈。在此背景下，台积电于9月24日在硅谷圣克拉拉举办技术论坛，全面展示了其“用AI设计AI芯片”的全新战略路径。通过整合先进制程工艺、3D封装技术和智能化EDA工具链，台积电旨在将下一代AI芯片的能效提升近10倍，为未来算力爆发提供坚实支撑。

此次展示中，台积电重点强调了在逻辑工艺与封装架构双轨并进的技术路线。公司资深研发副总裁刘立成博士指出，过去五年间，AI加速器单颗芯片的封装功耗增长了三倍，部署规模三年内翻了八倍以上。以数据中心为例，一台AI训练服务器的功耗甚至可媲美千户家庭用电总和。面对如此严峻的能耗挑战，仅靠传统摩尔定律已难以为继，必须从系统级创新入手，实现能效跃升。

为此，台积电推出了涵盖N3P、A16等先进节点的工艺平台，并结合背面供电技术（Backside Power Delivery）、深沟电容（EDTC）与超高性能MIM电容（UHPMIM），显著优化电源完整性与单位面积去耦能力。同时，在封装层面，台积电依托其成熟的3DFabric技术体系——包括SoIC（硅晶圆直接键合）、InFO、CoWoS以及正在推进的SoW（硅晶圆级封装），实现了从2.5D到3D堆叠的灵活集成方案。其中，采用垂直互连的SoIC技术相较传统2.5D封装，能效提升高达6.7倍，尽管受限于光罩尺寸，但仍是高带宽场景下的理想选择。

在高速互连方面，台积电正积极推动HBM4内存解决方案的研发。基于N12或定制化N3P逻辑底板，HBM4不仅带宽较HBM3e提升1.5倍，I/O电压更可从1.1V降至0.75V，大幅降低内存访问功耗。与此同时，CoWoS封装中的微凸块间距已缩小至25µm，使2.5D封装能效较前代提高1.6倍。更值得关注的是，光互连技术已被正式提上日程。通过硅光子实现的共封装光学（CPO），有望将芯片间通信能效提升5–10倍，延迟减少10–20倍，彻底突破电子互连的物理极限。Meta基础架构工程师Kaushik Veeraraghavan也在演讲中表示：“这不是简单的工程升级，而是应对基础物理瓶颈的必然选择。”

除了硬件革新，台积电还联合Cadence、新思科技（Synopsys）、ANSYS等EDA生态伙伴，推动AI深度融入芯片设计流程。目前，多家厂商已推出支持A16、N2P、N3及3D-IC设计的AI驱动EDA工具。实测数据显示，这些智能工具可在短短5分钟内完成原本需要工程师两天才能完成的电路布局优化任务，效率提升超过500倍。更重要的是，在部分复杂设计场景下，AI生成的布线与功耗方案甚至优于人类专家的手动设计，真正实现了“用AI设计AI芯片”的闭环。

此外，Rambus与Cadence共同指出，面向边缘计算和高级驾驶辅助系统（ADAS），GDDR6显存凭借超20Gbps的传输速率已成为主流选择，而即将商用的GDDR7更是将单pin速率推至36Gbps，进一步满足低延迟、高吞吐的应用需求。这一系列技术创新不仅提升了芯片整体性能，也为终端设备的小型化与节能化提供了可能。

总的来看，AI的爆发式增长正在倒逼整个半导体产业链进行深层次变革。从晶体管微缩到系统级封装，再到AI赋能的设计自动化，行业正迈向一个“软硬协同、系统优先”的新时代。台积电此次提出的多维度能效优化策略，不仅是应对AI算力洪流的关键举措，也为未来十年芯片设计范式的转型指明了方向。

AI芯片设计, 台积电3DFabric, 光互连技术, EDA AI工具, HBM4内存方案

本文来源：